IBM Microelectronics propose désormais les 6x86-PR266, PR-300 et PR-233. Le modèle PR-266 est en fait cadencé à 208Mhz, alors que la carte-mère passe à 83Mhz, ce qui implique un facteur de multiplication de 2.5. Ce processeur possède 6.5 millions de transistors. Le PR-300 est quant à lui cadencé à 225Mhz, pour un bus de 75Mhz (x3). Ces processeurs se différencient de ceux produits par Cyrix à cause de la technologie à 0.25 microns (au lieu de 0.35).

Suite de la gamme 6x86MX, les processeurs MII de Cyrix ne sont en fait que des modèles dont la fréquence est plus élevée. Le modèle MII-300 est en fait un processeur cadencé à 225Mhz, disposant d'un bus externe à 66Mhz. Cette fréquence externe le rend moins véloce que le modèle d'IBM qui propose un bus à 75Mhz.

Il s'agit du successeur du MediaGX. Ce processeur intégrera une interface à haute performance avec la SDRAM qui permettra d'atteindre une bande passante de 2Go/s. Le bus AGP 4x sera supporté, ainsi qu'un bus PCI cadencé à 66Mhz. Les fonctions multimédias seront optimisées, grâce à une nouvelle unité de calculation à virgule flottante, ainsi que 15 nouvelles instructions multimédia. De plus, il sera compatible Direct3D et permettra l'usage d'un DVD. Le contrôleur graphique et le contrôleur de bus AGP seront implémentés à l'intérieur même du processeur. Un cache de 64Ko Level 1 sera intégré au processeur. Ce processeur, basé sur une technologie à 0.25 microns, devrait intégrer 9 millions de transistors et être commercialisé sous forme de PR-300 et PR-400.

Dernier processeur annoncé de Cyrix, il s'agirait d'un concurrent du Merced, le fameux processeur Risc d'Intel. Cyrix prévoit d'ailleurs sa sortie lors du passage d'Intel à l'architecture 64 bits. Suite à son rachat par National Semiconductor, Cyrix a accès à sa technologie de pointe CMOS. Selon leurs dires, le Jalapeno serait aussi véloce qu'un Pentium II à 600Mhz et dépasserait les performances annoncées du Merced IA32.

Le but recherché par Cyrix est d'atteindre les performances maximums en augmentant la fréquence d'horloge, au détriment de la complexité du processeur. En effet, avec de très hautes fréquences, il est nécessaire de supprimer certains traitements complexes. Certaines instructions complexes, heureusement peu fréquentes, ne peuvent pas être traitées en un seul cycle d'horloge. Deux solutions sont alors possibles: augmenter la longueur du pipeline ou permettre à une instruction de "patienter" dans le pipeline. Le premier cas n'est généralement pas utilisé, les ingénieurs prétendent qu'un pipeline cours reste le plus valable. Dans le second cas, si une instruction est mise en attente dans le pipeline, elle peut provoquer un "bouchon" qui entraîne une baisse des performances. La solution est alors d'ajouter un second pipeline, il prendra la relève lorsque le premier sera en attente.

Cyrix hésite à intégrer la technologie 3D Now! dans le Jalapeno. En effet, elle semblerait moins efficace que le nouveau jeu d'instruction KNI. Celui-ci est une évolution du MMX qui sera intégré dans le futur Intel Katmai (KNI=Katmai New Instructions). Dans l'attente d'une évaluation plus complète, Cyrix se réserve le droit de choisir l'un ou l'autre.